Методология проектирования и верификации смешанных интегральных схем в программных средах компании cadence



Скачать 350.68 Kb.
Дата06.08.2017
Размер350.68 Kb.
УДК 004
А. А. АНИКИНА, Ю. А. АНДРЯКОВ, Я.В. БЕЛЯЕВ

ГНЦ РФ АО «Концерн «ЦНИИ «Электроприбор», С-Петербург


МЕТОДОЛОГИЯ ПРОЕКТИРОВАНИЯ И ВЕРИФИКАЦИИ СМЕШАННЫХ ИНТЕГРАЛЬНЫХ СХЕМ В ПРОГРАММНЫХ СРЕДАХ КОМПАНИИ CADENCE
Рассмотрен маршрут проектирования и верификации смешанных интегральных схем. На конкретном примере разработки блока аналого-цифрового преобразователя показана реализация основных этапов совместного проектирования.
Введение
Широкое распространение интегральные схемы (ИС) смешанных сигналов получили с развитием КМОП-технологии, которая позволяет реализовывать аналоговые и цифровые решения на одном кристалле. Маршрут их проектирования объединяет сразу два подхода к проектированию [2]: «снизу-вверх» для аналоговых блоков и «сверху-вниз» для цифровых блоков, который можно разбить на несколько этапов в зависимости от уровня абстракции.

• Архитектурный уровень проектирования.

• Системный уровень проектирования.

• Проектирование ИС на уровне транзисторов.

• Проектирование ИС на физическом уровне.

• Финальная верификация.

На примере конкретного блока смешанного сигнала детально раскрываются системный и транзисторный уровень маршрута проектирования интегральных смех смешанного сигнала. Рассмотрим более подробно разрабатываемый блок аналого-цифрового преобразования (АЦП) на системном уровне.
Системный уровень проектирования
Важнейшим этапом проектирования является системный уровень, на котором создается системная модель блока. Системная модель – это не только описание функций, но и учет взаимодействия с другими блоками устройства.

На основе системной модели можно оценить и основные физические параметры разрабатываемой микросхемы: число выводов, потребляемую мощность, площадь кристалла. Системная верификация осуществляется одновременно с системным проектированием и связана с ним в единый итерационный цикл. При верификации проводится анализ покрытия кода, функциональное покрытие и анализ на наличие ошибок в коде для того, чтобы удостовериться, что блок реализует необходимую функциональность.

Главной задачей на данном этапе является разработка моделей блока АЦП последовательного приближения по заданным техническим требованиям, уточненным на архитектурном уровне. Поскольку цифровая часть блока АЦП представлена всего одним блоком – регистром последовательного приближения, то было принято решение о проектировании цифрового блока сразу на уровне регистровых передач RTL. Аналоговые модели будут проектироваться с использованием языков AMS с необходимой детализацией для реализации требуемой функциональности.

Разработка на системном уровне носит итеративный характер (рисунок 1). Вначале выполняется разработка цифрового RTL-модуля и его верификация. Любое изменение кода ведет за собой модификацию тестового окружения, моделирование и верификацию. Далее выполняется разработка аналоговых моделей. Финальным этапом является совместное моделирование, на котором проверяется работоспособность цифрового блока, объективность аналоговых моделей и определение параметров разрабатываемого блока.


Рис. 1 – Итеративный план разработки на системном уровне


блоков смешанного сигнала
Разработка RTL-модели заключается в описании блока на языке HDL, его компиляции, моделировании и верификации. Разрабатываемый цифровой блок предназначен для управления работой АЦП последовательного приближения. Разработанный RTL модуль прошел все этапы верификации, по результатам которых было выяснено, что блок соответствует требованиям и реализует возложенные на него функции.

Смешанное моделирование – это моделирование в одной программной среде моделей аналоговых и цифровых блоков. Программная среда должна совмещать в себе ядро аналогового и цифрового симулятора [1]. При смешанном моделировании возникают две задачи:

1) проверить работоспособность цифрового блока, т.е. провести функциональная верификация цифрового блока регистра последовательного приближения;

2) подтвердить объективность и соответствие уровню детализации аналоговых моделей, а также характеризовать параметры аналоговых блоков, пока они находятся в проектировании на транзисторном уровне.


Рис. 2 – Временная диаграмма работы блока при смешанном моделировании


на системном уровне
По результатам моделирования были получены временные диаграммы работы АЦП, по которым было определено, что модели аналоговой части соответствуют необходимому уровню детализации, а также предполагаются следующие характеристики блока:

• Время преобразования – 14 тактов;

• Передача значения от аналоговой части в регистр последовательного приближения за 10 нс.

На этапе смешанного моделирования на системном уровне было выявлено 10 ошибок в цифровой части. В результате были получены:

• цифровая модель на языке VHDL, тестовое окружение на языке SystemVerilog;

• аналоговые модели на уровне моделей на языке Verilog-a;

• уточненные требования по времени преобразования и времени выдачи полезного сигнала в регистр последовательного приближения.

Следующим этапом проектирования является постепенная замена постепенная аналоговых моделей на языке Verilog-a на схемотехнические решения и замена цифровой RTL-модели на модель на транзисторном уровне.


Транзисторный уровень проектирования
При смешанном моделировании используются схемотехнические решения аналоговой части блока АЦП и цифровая часть, реализованная на языке VHDL.

При смешанном моделировании возникают две задачи:

• верифицировать аналоговые блоки на транзисторном уровне

• определить характеристики разработанного блока.

Схемотехническая часть блока АЦП была передана от проектировщиков аналоговой части для верификации и проведения смешанного моделирования. Аналоговая часть представлена в виде блока ЦАП, ключей и компаратора.

Блок ЦАП представлен в виде массива конденсаторов, каждый конденсатор подключен к своему аналоговому ключу, который связан с сигналом входного напряжения Vin, земли gnd, напряжением Vref.


Рис. 3 – Временная диаграмма работы блока при смешанном моделировании


на транзисторном уровне
Результаты моделирования, представленные на рисунке 3, позволяют оценить погрешности, частоту дискретизации и удостовериться, что блок АЦП соответствует спецификации. Блок АЦП реализует преобразование аналогового сигнала в цифровой с точностью в 1.758 мВ/бит с частотой преобразования 3,57 МГц при тактовой частоте 50 МГц.

На этапе смешанного моделирования было выявлено, что на временных диаграммах аналоговых блоков заметны всплески, которые создаются из-за возникающей инжекции заряда. Поэтому необходимо модифицировать аналоговый ключ блока ЦАП на уровне транзисторов.


Заключение
Этапы системного и транзисторного уровней маршрута проектирования детально раскрываются на примере блока АЦП. При проектировании блока были разработаны цифровая модель на языке VHDL, аналоговые блоки на языке Verilog-a для аналого-цифрового блока. С помощью RTL-модели была синтезирована таблица соединений на уровне логических вентилей. При выполнении синтеза использовалась библиотека стандартных ячеек технологии 350 нм, предоставленная фабрикой-изготовителем интегральных схем.

Разработанные модели можно использовать в интегральных схемах смешанного сигнала для управления датчиками, а также в любых других проектах по разработке интегральных схем смешанного сигнала.


ЛИТЕРАТУРА




  1. Cadence Design Systems, Inc. Cadence Virtuoso User Guide.

  2. Jess Chen. Mixed-Signal Methodology Guide. – Cadence Design Systems, Inc – San Jose,CA 2012.








Поделитесь с Вашими друзьями:


База данных защищена авторским правом ©grazit.ru 2019
обратиться к администрации

войти | регистрация
    Главная страница


загрузить материал