Разработка цифровой части asic с использованием программных продуктов компании Cadence



страница1/9
Дата13.06.2018
Размер1,08 Mb.
  1   2   3   4   5   6   7   8   9
УДК 004
КОСТЫГОВ Д.В., БЕЛЯЕВ Я.В.

ГНЦ РФ АО «Концерн «ЦНИИ «Электроприбор», С-Петербург


Разработка цифровой части ASIC с использованием программных продуктов компании Cadence.
Представлен маршрут разработки цифрового блока в программном продукте компании Cadence с использованием технологической библиотеки фабрики производителя. В работе рассматривается верификация, компиляция с использование стандартных ячеек и синтез топологии цифровой части ASIC

Введение


Связь интегральной схемы с внешними устройствами важнейшая задача. Необходимо не только управлять режимами интегральной схемы, но получать данные из нее. Для этого используются различные интерфейсы такие как UART, SPI, I2C, USB и др. Для проектов в которых критична площадь кристалла, но не критично количество линий связи чаще всего используют интерфейс SPI, так как он занимает минимальное количество площади на кристалле.

Маршрут проектирования цифровых интегральных схем


Из-за невероятного роста сложности современных интегральных схем задача их проектирования также является весьма нетривиальной. Разработать схему, содержащую несколько миллионов транзисторов, и обеспечить ее кор­ректную работу настолько сложно, что без помощи компьютера и четких методологий проектирования это сделать практически невозможно.

Поэтому без четкого маршрута проектирования, разработка сложных интегральных схем не возможна.

На рисунке 1 представлена первая часть маршрута проектирования цифровых интегральных схем. Первая часть состоит из двух этапов:


              1. Разработка на уровень регистровых передач.

              2. Разработка на уровень логических вентилей.

На уровне регистровых передач создается модель на уровне регистровых передач (RTL-модель) цифрового устройства. Для создания модели используются языки проектирования аппаратуры такие как VHDL, Verilog, SystemC. Так же создаются тесты для проведения моделирования и верификации. Готовую модель на RTL уровне дополняют файлом временных настроек и передают на следующий уровень.

На уровне логических вентилей производится синтез с использованием библиотеки стандартных ячеек таблицы соединений логических вентилей на основе RTL модели с предыдущего этапа. Таблица соединений логических вентилей представляется в виде Verilog файла, он содержит информацию о том, как соединены между собой стандартные ячейки из библиотеки. Для проверки правильности выполнения синтеза также проводится моделирование полученной таблицы.



Рисунок 1 – Первая часть маршрута проектирования

Проверка эквивалентности является важной частью маршрута проектирования. Она позволяет выявить несоответствия между RTL моделью и синтезированной таблице соединения логических вентилей. Кроме того, она позволяет выявить выражения и переменные, которые были проигнорированы синтезатором и указывает по какой причине они были пропущены.

На рисунке 2 представлена вторая часть маршрута проектирования цифровых интегральных схем. Вторая часть маршрута состоит из двух этапов:



              1. Размещение и трассировка.

              2. Верификация.

Рисунок 2 – Вторая часть маршрута проектирования

На этапе размещения и трассировки проводится размещение стандартных ячеек на кристалле в соответствии с таблицей соединения на уровне логических вентилей. После размещения стандартных ячеек выполняется трассировка соединений между ячейками. Статический временной анализ выполняется для определения временных характеристик. После выполнения этапа получается:


  • Обновленная таблица соединений логических вентилей.

  • Топология кристалла.

  • Временные характеристики.

На этапе верификации проводятся проверки на соблюдение правил проектирования и возможность изготовления. Так же обязательно проводится моделирования для подтверждения работоспособности цифровой интегральной схемы.

После верификации генерируется GDSII файл, который содержит всю необходимую информацию для начала производства цифровой интегральной схемы.




Поделитесь с Вашими друзьями:
  1   2   3   4   5   6   7   8   9


База данных защищена авторским правом ©grazit.ru 2017
обратиться к администрации

    Главная страница